XD74LS73

逻辑电路 触发器 XD74LS73 包含两个独立的负沿触发器。 为了实现可预测的操作， J 和 K 输入必须在时钟由高到低转换之前一个建立时间保持稳定。 当清零引脚为低电平时， 它会覆盖时钟和数据输入， 强制 Q 输出为低电平， Q 输出为高电平。