SN74V3690-6PEU

高速CMOS先进先出（FIFO）存储器， 具有时钟读写控制和灵活的总线匹配×36/×18/×9数据流。 读写端口均具有灵活的×36/×18/×9总线匹配。 重传操作所需的时间固定且短。 从第一个字写入空FIFO到可以读取的时间， 即第一个字的数据延迟时间固定且短。 提供高达1 Mbit的高密度产品。 总线匹配同步FIFO特别适用于网络、视频、信号处理、电信、数据通信等需要缓冲大量数据并匹配不同大小总线的应用。 每个FIFO都有一个数据输入端口（Dn）和一个数据输出端口（Qn）， 其宽度可在主复位周期由外部控制引脚的输入宽度（IW）、输出宽度（OW）和总线匹配（BM）的状态决定为36位、18位或9位。 输入端口由写时钟（WCLK）和写使能（WEN(overline)）输入控制